Softwarový projekt Simulace spojovací sítě Vedoucí: Doc. Dr. Luděk Kučera, DrSc. katedra aplikované matematiky ludek@kam.ms.mff.cuni.cz Projekt je určen pro 4-5 studentů Popis projektu: Projekt se týká simulace chování a vlastností ultrarychlé spojovací sítě pro počítačový cluster, u které se předpokládá řádově několik desítek nebo stovek procesorových uzlů, jejichž síťové rozhraní a přepínač by byly hardwarově implementovány pomocí logických polí FPGA. Systém bude zahrnovat následující komponenty: 1. modul pro implementaci uzlu pomocí programovatelného logického pole FPGA a simulaci chování a určení časových konstant návrhu pro simulační program programovací systém: vývojové prostředí firmy XILINX 2. jádro pro vlastní simulaci (programované s důrazem na výpočetní rychlost) programovací jazyk: nejlépe C nebo C++ 3. grafické uživatelské rozhraní pro zadávání parametrů sítě (programované s důrazem na jednoduchost uživatelské obsluhy) programovací jazyk: Java 4. grafické uživatelské rozhraní pro výstup výsledků (programované s důrazem na dostatečnou rychlost presentace výsledků a jednoduchost uživatelské obsluhy) programovací jazyk: Java Projekt se skládá ze tří částí, které jsou z programátorského hlediska velmi odlišné: Komponenta 1 (2 studenti) znamená popsat zadaný algoritmus a jeho varianty pro vývojové prostředí firmy XILINX s cílovým FPGA Virtex II, které provede automatický návrh propojení logických buněk obvodu, ověřit správnost návrhu a nasimulovat jeho chování včetně určení časových konstant pro rychlost odezvy uzlu na požadavky sítě. Popis algoritmu bude proveden patrně v jazyce VHDL pro popis hardwarové implementace obvodů. Komponenta 2 (1-2 studenti) je simulace paralelně pracující sítě s velkým množstvím poměrně jednoduchých uzlů na sekvenčně pracujícím počítači. Hlavním úkolem bude proto provedení modulu, koordinujícího události v síti. Vzhledem k rozsahu simulované sítě bude kladen důraz na rychlost výpočtu. Komponenta 3 (1 student; i komponenta 4) je nejjednodušší součást projektu, zahrnuje uživatelsky přívětivé rozhraní pro zadávání parametru pro simulaci, v zásadě jen jednoduché okno s možností volby nebo přímého zadávání parametrů pro simulaci. Komponenta 4 je vizualizace výstupu komponenty 2 se zobrazením časového průběhu vybraných hodnot "v reálném čase" (se zpožděním 1:1000000000, t.j. 1 sec = 1 nanosec). Vzhledem ke složitosti výpočtu některých odvozených dat z hrubého výstupu komponenty 2 a požadavku grafického znázornění a s uvážením pomalosti grafického výstupu bude hlavním problémem dosažení požadované rychlosti modulu. Projekt spadá do evropského projektu DELIS.